systemverilog基础问题

j1j2j3 · 发表于 2015-3-11 16:07:42

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刚开始学习SV，在看一本书叫systemverilog for design，基础语法看完了还能看懂，看到后面有网表之类的东西的介绍，完全不知道在干嘛！请问网表得会自己写吗？哪里有网表的资料啊？另外，最常用的SV编程软件是什么啊？谢谢！

A1985 · 发表于 2015-3-11 17:24:44

verilog懂了先。

j1j2j3 · 发表于 2015-3-11 20:44:19

回复 2# A1985

唉！时间紧任务重啊！

heyitsyou · 发表于 2015-3-12 15:40:05

网表就是综合过的代码

liunf0618 · 发表于 2015-3-17 09:47:16

SV编程软件我用过ultroedit，或者Linux的Vi。这个就是个工具，不重要

j1j2j3 · 发表于 2015-3-18 17:22:39

回复 5# liunf0618

Vielen Dank! Das ist sehr nett von dir!

gogosese · 发表于 2015-4-3 11:38:35

回复 2# A1985

您好，公司一直在用最原始的verilog最验证，很想请教一下，systemverilog和uvm是则么完成验证工作的，我大致看了语法，但是不清楚是如何使用

A1985 · 发表于 2015-4-3 13:23:28

回复 7# gogosese

高级语言，验证效率快。你说汇编和C那个好用。。。

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