马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。
您需要 登录 才可以下载或查看，没有账号？注册
x
DDR4 Board Design and Signal Integrity Verification Challenges 比较了生成DDR4 VREF 的两种算法的优劣，一种是根据所有DQ （一个字节，8位）的摆幅求平均计算VREF，另一种是根据最好和最坏两个DQ 的摆幅求平均得到VREF， 文中详细比较了两种算法的误差，虽然从理论上说前者误差最小，但实际中其实后一种算法裕量更大。文中建议用后者。 关于DQ眼图生成，虽然DDR4 借用了SERDES 中眼图模板的概念，但和SERDES 不同的是，信号没有包含时钟信息，而是用单独的 DQS 和CK来采样，所以生成眼图也要基于CK或DQS ，而不是直接抓取固定周期的数据信号叠加。但这样肯定会包含DQS引入的误差。 也就是说DQ眼图的抖动其实包含了DQS 的抖动：
也提到DDR4 IBIS 模型的over clocking 问题，该问题可简述为：IBIS 模型都是有假定最高工作频率的，高于这个频率模型精度就会受到影响。最高工作频率取决于模型中的V-T曲线 ， 这个曲线可依次划分为初始化延迟区，活跃区和非活跃区。 避免over clocking 问题的要求为 半周期时间>=初始化延迟长度+活跃区长度 在IBIS 4.2 模型中， 通过移除初始化延迟来避免over clocking 问题很普遍，但在IBIS 5.0中不能用这个方法，因为新标准中引入的[Composite Current] ，而其中的predriver current 在初始延迟波形中是有体现的，所以不能再去除。
为了避免这个问题，新的仿真工具需要支持“Length of a half cycle” = “Length of Active Area.”，以解决over clocking 问题，这里不是太理解。
| 
/1 
eetop公众号
创芯大讲堂
创芯人才网
发表于 2015-3-4 17:28:20
