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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 综合时如何约束双向IO端口

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查看: 2125|回复: 4

[求助] 综合时如何约束双向IO端口

发表于 2015-3-2 14:45:44 | 显示全部楼层 |阅读模式

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RT，小弟最近在学习DC综合，但是遇到一个问题，不知道对双向的IO口该如何约束？？？

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发表于 2015-3-3 10:04:09 | 显示全部楼层

一样的

set_input_delay
set_output_delay

写2句

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发表于 2015-3-3 10:20:22 | 显示全部楼层

谢版主

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楼主| 发表于 2015-3-5 16:24:12 | 显示全部楼层

谢版主

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发表于 2015-3-16 21:54:25 | 显示全部楼层

写成 set_input_delay就当输入分析反之亦然

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