Xilinx的时钟资源中的BUFGIO2和BUFG有什么区别啊？

zhuyuefeng2009 · 发表于 2015-2-10 20:25:25

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是不是BUFGIO2的时钟偏移比BUFG更小？？ 360截图20150210202817113.png

还有，图中的那个PLL是不是离管脚很近的位置？（这样延迟小一点）

xduryan · 发表于 2015-2-10 22:40:09

我知道的是BUFIO只能驱动到IO Bank里的时钟资源，驱动不了FPGA里的logic resource，如CLB等

BUFG则是驱动全局时钟网

418478935 · 发表于 2015-2-11 01:47:11

BUFIO2只能驱动IO

zhuyuefeng2009 · 发表于 2015-2-11 10:49:32

回复 2# xduryan

BUFGIO在FPGA上是不是也表现为一个时钟网络？

zhuyuefeng2009 · 发表于 2015-2-11 10:52:12

回复 2# xduryan

我想知道BUFG算是“缓冲”还是“网络”，它在FPGA上表现为什么？

zhuyuefeng2009 · 发表于 2015-2-11 11:18:17

回复 3# 418478935

我这样理解对不对？BUFG和其他的CLB一样，在FPGA上也表现为一个有输入端口和输出端口的实例，然后这个实例的输出端口直接和时钟网络相连。。

steven_794 · 发表于 2015-2-11 17:55:02

又多學到一些東西

xduryan · 发表于 2015-2-11 23:12:41

回复 4# zhuyuefeng2009

BUFG和BUFIO都是时钟缓冲器，输入端是时钟，输出端是时钟网络，它们在FPGA里表现为原语(primitive)，说实例有些不准确

zhuyuefeng2009 · 发表于 2015-2-12 20:26:39

回复 8# xduryan

比如说有一个时钟从 “全局时钟端口”GCLK进来，然后FPGA是怎么把这个端口路由到BUFG的输入端的呢？是不是这段连线是随便怎么路由的？（我说的是从FPGA端口到BUFG输入端那一段网线），还有呀，为什么时钟信号要经过一个时钟缓冲器，是不是增加带负载能力？
，还有呀，BUFG的延迟和BUGIO2的延迟一样吗？我没有在文档里看到相应内容啊
不胜感激！

xduryan · 发表于 2015-2-26 21:05:48

回复 9# zhuyuefeng2009

你问的太深了，回答不了

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