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本帖最后由 liewluping 于 2015-2-3 14:32 编辑
Deriving voltage tolerance specification for processor circuit design Tingdong Zhou, Joshua D. Friedrich, and Wiren D. Becker IBM System & Technology Group, Austin, TX Email: tingdong@us.ibm.com, friedrich@us.ibm.com,wbecker@us.ibm.com IBM 奥斯汀团队 一个处理器芯片有 的电路，核心电路和SRAM电路使用不同电平，以改善SRAM的可靠性和可写性。此外，IO 电路也有 不同 的电平， 还有各种模拟电路，需要非常干净的电源。 理论上， 电源指标要求不仅要考虑电路本身的要求，也要综合考虑供电网络的特性，以在成本和性能上达到平衡。 VRM 到芯片die电路的电压波动受三大因素影响，一是PDN的阻抗，二是PDN 的感抗，三是VRM的误差。 和感抗类似， PDN阻抗也会在负载变化的时候引起AC 电压波动， 该AC 波动可以归类为中频噪声， 和封装谐振频率接近（一般几百MHz），或者高频同步翻转噪声（一般几个GHz）。电压调节器的误差取决于VRM 调节环路的精度，该误差通常表现在低频段（<50KHz）。
图1 解释了如果得到电压容限的流程，首先在典型芯片功耗下运行直流压降分析， 得到PDN 芯片/模块/单板各级的直流电压梯度， 在进行交流噪声分析， 获得电路的最大最小电压，作为电压容限指标。
直流压降分析， 本文使用ALSIM 工具， 对Power 7核心电源进行直流压降分析。 中频噪声分析， 使用SpeedXP 工具对模块和PCB进行建模仿真。使用PDN解压工具得到PDN 的S参数模型，模型包含板级滤波电容。 疑问，文中提到的Clock Gating 什么意思， 和电源管理什么关系？ SSN 噪声分析，这里提到PCIe 由于空闲状态的引入，状态切换时的大电流波动， 引发的中频噪声也可能很大。而对于DDR 接口，读写切换， 和动态ODT 开关，都会引起电流变化， 和随之的中频噪声。 图7(a)没有看明白， 这里同时列出了中频噪声和SSN 噪声随IO 电容变化的曲线， 中频噪声一直比SSN 噪声高，两者是独立的分量，还是中频噪声包含SSN噪声？ 因为后文又提到， SSN 噪声理论上包含从低到高的谐波成分， 把中频成分单独分开的原因是其同时涉及封装和芯片设计。对于中频噪声， 芯片的电源可以看作一个整体。芯片范围的电源波动决定了中频噪声。而对于高频噪声， 主要由芯片设计决定， 包括芯片电源网格特性和片上去耦。管理高频SSN 涉及芯片层网格分析和去耦电容布局。 按参考论文[8]的解释，内核性能在其工作频率范围很少受高频噪声影响。所以我们在内核电压和SRAM 电压分析中跳过SSN 仿真这一环节， 电压容限指标也没有该内容。取而代之的是简单的公式和表格， 用来检查每个宏单元的片上去耦电容是否合适。我们聚焦在IO 电压的SSN 噪声指标分析。 （到最后 ，我也没看明白这篇论文是要干嘛， 看标题是要讲怎么设计电源噪声指标， 看内容，类似普通的一个系统级PDN 分析仿真流程） | 
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发表于 2015-2-3 14:29:38
