时钟约束求助

zhalvin · 发表于 2015-1-13 19:36:05

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请问如下输出怎么进行时钟约束？
4个异步时钟的输出端，经过一个选择器输出。
该怎么对输出进行约束？

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icfbicfb · 发表于 2015-1-13 20:17:44

set_clock_groups -async 不就好了

zhalvin · 发表于 2015-1-14 09:04:17

只要对时钟set_clock_groups就可以了吗？output也是模块输出口，不需要加其他约束了吗？例如set_output_delay。

lik0604 · 发表于 2015-1-17 23:11:06

set_case_analysis，选择其中最快的那个时钟

zhalvin · 发表于 2015-1-20 10:00:51

回复 4# lik0604

4个时钟频率相同，相位不同。

鬼舞十七 · 发表于 2015-1-20 14:38:08

分别set_case_analysis，跑4次，这总保险了

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