求解将时钟信号连接到 DUAL/GCLK引脚上的方法

thereywb · 发表于 2015-1-4 19:34:05

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我设计的FPGA模块需要给外部 ADC提供时钟，我利用DCM产生了100M的时钟，时钟信号通过一个DUAL/GCLK（IO_L03N_2/D6/GCLK13）引脚输出，在布线时出现警告：WARNING:Route:455 - CLK Net:clk_OBUF may have excessive skew because 。
在网上查阅了一些资料，比如在约束文件中加入约束NET "clk" CLOCK_DEDICATED_ROUTE = TRUE;
但是还是出现同样的警告。这个问题困扰着我，希望论坛的大牛能给我一点建议，在此非常感谢！！

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