如何让下面反相器链不被synplify综合掉？

edmilson28

   

        

            
1. module invchar_N
   
2. (      
   
3. input s_in,   
   
4. output s_out);   
   
5. 
   
6. reg [11:0] s_mid;
   
7. integer i;
   
8. 
   
9. always@(s_in)
   
10. begin
    
11. s_mid[0] =~ s_in;
    
12. 
    
13. for(i=0;i<(11);i=i+1)
    
14. s_mid[i+1] =~ s_mid[i];
    
15. 
    
16. end
    
17. 
    
18. assign s_out=s_mid[11];
    
19. 
    
20. endmodule
            

   

    复制代码

Quartus和ISE各有自己的解决方法，可synplify下怎么处理啊（试过Quartus和ISE的，都不行）

MElik003

这种延时的做法有问题吧？ FPGA的延时设计应该用时钟来做。

MElik003

这种延时的做法有问题吧？ FPGA的延时设计应该用时钟来做。

supercainiao

楼上正解

edmilson28

   

这种延时的做法有问题吧？ FPGA的延时设计应该用时钟来做。
MElik003 发表于 2014-12-22 22:16

                               
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   那如果我的确需要这样的一个设计来覆盖FPGA的组合逻辑单元呢？

xdcaoxiaotian

可以用这个代码试试，能不能实现延迟，而不被综合掉。quartus中是可以的。
module delay3ns(input in1,output out2);
wire t3/* synthesis keep */;
wire t4/* synthesis keep */;
wire t5/* synthesis keep */;
wire t6/* synthesis keep */;



assign t3=in1;
assign t4=t3;
assign t5=t4;
assign t6=t5;
assign out2=t6;
endmodule