关于数字集成电路设计的一点疑惑

lmc15063013 · 发表于 2014-11-30 11:21:33

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最近老师让我用modelsim做RTL的功能仿真和验证，中间有一个问题不大明白，想向各位大神请教，那就是，在行为级描述时我用的是C写的一个满足设计要求的行为模型，那么我要做RTL级描述时，要用verilog hdl,我想问从C到Verilog HDL 这个过程是我自己手动实现还是Modelsim可以自动实现？如果不能自动实现，未来有没有自动实现这个可能？

acgoal · 发表于 2014-11-30 13:28:34

如果自动实现的话，那么其实就是c语言综合了，基于c语言的总和器也是有的，可是不是每一种c语言的写法都能综合，而且这种综合器目前还没有在行业里流行开。
你可以尝试着开发这种c语言的综合器。这个的确看起来很有前途，可是有些东西是市场定义的，不是研发来定义的。如果真的可以这样的话，那么数字逻辑设计者都找不到工作了。

lmc15063013 · 发表于 2014-11-30 13:36:47

回复 2# acgoal

谢谢你的回答，SystemC是不是C语言可以综合的一种趋势呢

acgoal · 发表于 2014-11-30 14:41:52

实际上，不如说system verilog是最接近c可以综合的语法，systemc用来系统建模的比较多。而system verilog和verilog更加接近，现在很多综合器已经支持多数的system verilog语法综合了。

darrenxu · 发表于 2014-11-30 18:48:11

systemC的确是可综合的，我们公司就用SYSTEMC综合成RTL，做设计。
也的确用很多优势，可以快速开发，与代码重用。

gaozhiqiang · 发表于 2014-11-30 18:58:25

好像没听说过

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