|
|
马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。
您需要 登录 才可以下载或查看，没有账号？注册
x
link port是ADI公司TS系列DSP的接口，4bit数据线,伴随同步时钟(240Mhz或更高),ddr方式，一次至少传128bit，即要16个时钟周期。即5根线。但是有个比较不好设计的地方是，5根线中没有标明数据有效的信号，即此接口的时钟和数据是相互伴生的，有时钟有数据，数据停时钟停，也就是说这个发送时钟是间断的。这样FPGA作为接收方，就没有可以一直使用的时钟来reg数据。加上高速DDR的方式，使得FPGA的接收不稳定。不知道大家有没有什么好的想法。
我现在尝试了两种方式，
1，使用IDDR+iodelayctrl的方式，调整延时，可是抓到正确的数据，但是问题，a：由于上电后link port发送时钟相位的不确定性，每次传输可能需要设置的iodelay参数都不同，程序不具备灵活性。b，由于没有连续时钟，收到的数据reg后没法同步全写入fifo（不知道fifo是否接受间断时钟），c，即使写入fifo，由于iddr+iodelay在数据稳定后，时钟已经停止，最后几个数据有可能无法写入fifo。
2，不使用IDDR，使用FD，通过正反向时钟进行reg，后移位寄存。但是问题，a，由于高速串行数据时序上比较严格，速度高后稳定性差。2，解出的数据，也会出现丢头或丢尾。
不知道大家对于这种有数据有时钟，没数据没时钟的处理如何做的。或者有什么好方法？ |
|
/2 
eetop公众号
创芯大讲堂
创芯人才网
发表于 2014-11-11 22:09:50
楼主
