同问下, 在RTL里面看见了很多在 clk模块中,对
CLKBUFX4M clkadc_buf (.A(clk_div_8_temp),.Y(clk_27m_div_8));
CLKINVX4M clk_adc_inv (.A(clk_div_8_temp),.Y(clk_div_8_temp_inv));
CLKMX2X4M clk_adc_mux (.A(clk_27m_div_8), .B(clk_div_8_temp_inv),
.S0(clk_invert), .Y(clk));
这种通过库来进行时钟的转换是为了什么,有什么好处?不用这些库纯Verilog也能做到同样的功能么? |