将要流片，请教一下大体流程

c89412564 · 发表于 2014-10-6 02:59:56

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我们实验室12月份要流片，我之前有很多fpga的基础，现在也在学cadence。请教一还需要些什么工具以及大体流程？
coding要用verilog，求指点！！万分感谢！

chenximing · 发表于 2014-10-6 15:56:32

真有钱

xiaohao10 · 发表于 2014-10-6 21:10:04

rtl综合使用synopsys 的dc famlity 使用fm 后端用icc 或是 encounter 查timing用pt 仿真使用vcs or something else

c89412564 · 发表于 2014-10-6 23:37:25

回复 3# xiaohao10
谢谢，那请问cadence可以做什么？还说你说的那些软件已经嵌在cadence里面啦？

c89412564 · 发表于 2014-10-6 23:38:59

回复 2# chenximing

实验室正好有机会，嘿嘿

xiaohao10 · 发表于 2014-10-7 11:47:24

回复 4# c89412564

icc一般导出0层版图用cadence的virtuso导入所有层

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