ESD 與 on-chip Decouple電容的關係?

yuray12 · 发表于 2014-9-24 23:31:02

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請教各位，一般在analog or mix-mode ic會on-chip 於 VDD-VSS間掛載 decoupling cap.

請問是否有相關的資料討論此類電容值與ESD之間的相互影響，或有人有這方面的經驗可以指導一下嗎?

感激不盡!!!

tq0010c · 发表于 2014-9-30 10:30:46

主要还是降低噪声，对ESD有额外的保护，其实就是并联大电容减小充放电荷引起的电压变化

yuray12 · 发表于 2014-9-30 13:02:52

主要还是降低噪声，对ESD有额外的保护，其实就是并联大电容减小充放电荷引起的电压变化
tq0010c 发表于 2014-9-30 10:30

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所以請問您的意思是說， on-chip cap 愈大，對esd performance會有愈「正面」的幫助嗎?? 謝謝

我擔心會加太多 on-chip decouple cap會對esd造成不良的影響，不過都找不到這方面的研究

tq0010c · 发表于 2014-9-30 13:23:57

很少会有不良影响，因为基本上clamp 的trigger都会比chip damage的电压要低，所以当你电压低到clamp无法触发的时候，chip一般也不会死掉

gubels · 发表于 2014-11-2 13:41:08

回复 1# yuray12

NOTATALL USE VC=IT

analog1237 · 发表于 2014-11-4 23:16:29

学习了，谢谢

littlej · 发表于 2014-11-14 17:09:25

本帖最后由 littlej 于 2014-11-14 17:18 编辑

台积电发过一篇paper。但对他的观点持保留态度。“The influence of decoupling capacitor on the discharge behavior of fully silcided power-clamped device under HBM ESD event“

wyliuse · 发表于 2014-11-21 09:00:43

看《esd in silicon……》一书中有讲到，在esd时，可以降低本地电压，有好处的。

lianaissmec · 发表于 2016-2-24 18:13:30

有影响，因为积累在电容里面的电荷在ESD放电过程中，会使ESD放电的上升时间更陡峭

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