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查看: 4419|回复: 6

[讨论] uvm 芯片中存在多个模块级联的情况，请问级联内部的信号怎么监测的？

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allencherry
发表于 2014-9-11 11:21:20 | 显示全部楼层 |阅读模式

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各位大神，大家好，   最近在搭建UVM系统级验证平台。现在准备将模块级的ENV进行重用，内部模块的driver,sequencer,自然是不用了，但是monitor要怎么连接呢？我不清楚内部模块的信号是怎么传递给monitor的？
刚买了本张强出本的UVM实战，讲的很好，但是这块确实不明白，现在附上图，拍的不是很清晰，


B7703190B84A0F9014B8AADE718AD4EA.jpg A17AB3300E2149C6041D1712F090EF16.jpg
亚都
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seabeam
发表于 2014-9-11 13:18:10 | 显示全部楼层
回复 1# allencherry

通过interface
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allencherry
 楼主| 发表于 2014-9-11 15:06:13 | 显示全部楼层
问题是级联内部端口的信号不在顶层，interface要怎么连接呢？
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doogo
发表于 2014-9-12 08:24:07 | 显示全部楼层
使用assign
assgin block1_if.signal = test_top.chip_inst.block1_inst.signal



问题是级联内部端口的信号不在顶层，interface要怎么连接呢？
allencherry 发表于 2014-9-11 15:06

                               
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allencherry
 楼主| 发表于 2014-9-12 11:44:08 | 显示全部楼层
我试试看，谢谢大神，如果级联的模块比较多的话，那岂不是要用很多assign语句？
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doogo
发表于 2014-9-13 07:00:33 | 显示全部楼层
是的，模块越多意味着这块芯片越复杂，必然会有更多的接口，更多的assign语句。



我试试看，谢谢大神，如果级联的模块比较多的话，那岂不是要用很多assign语句？
allencherry 发表于 2014-9-12 11:44

                               
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Ameteur
发表于 2015-12-3 22:49:04 | 显示全部楼层
我记得好像是用xmr把design内部的信号spy到if上
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