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[求助] veriloga 12bit Pipelined ADC 性能

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发表于 2014-8-23 14:09:52 | 显示全部楼层 |阅读模式

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各位大侠好,      我使用veriloga写的元件(包括运放、比较器、触发器等),搭建了一个12bitPipelined ADC的模型,结果测试结果,ENOB一直在10bits左右,调整运放带宽增益等也没有明显效果。请问这是什么原因啊?
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