请问在电路综合过程中，flat和hierarchical到底有啥区别？？

somey · 发表于 2014-8-18 20:52:00

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求大神赐教，么么哒~

somey · 发表于 2015-1-21 19:08:19

肿么没有人回复

michxia · 发表于 2015-1-22 09:32:01

抛砖引玉： hierarchical是保持原设计的模块结构，flat是全部打散，后者可以全局优化，可能结果会比较好，尤其是模块划分不是很合理的时候。

keppel7000 · 发表于 2015-1-28 16:27:44

顶楼上。
一般来说flatten更有益于组合路径之间的时序优化和面积优化。但固定的时钟树结构需保持hierachy，以免被优化了时序就乱了。

biao070525 · 发表于 2015-9-10 16:14:29

学习了，顶#2#3楼

[求助] 请问在电路综合过程中，flat和hierarchical到底有啥区别？？