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System Verilog VS SystemC

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发表于 2007-3-26 16:30:09 | 显示全部楼层 |阅读模式

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请教两种语言哪种更有前景?
个人认为,System Verilog更容易接受,熟悉现在的Verilog的人,用起来比较好上手。而且有Sysnopsis支持。
但是对于今后更复杂的设计来讲,面向对象的思想,可能更加受重视,SystemC也会有一定的市场。但是SystemC应该不太适合综合。如果用SystemC写的代码也能综合的话,估计C写的代码也可以综合了。虽然现在有这方面的研究,但是毕竟离应用还相差很远。所以大概SystemC也只是在仿真方面有些用处。
发表于 2007-3-26 17:11:47 | 显示全部楼层
看你处在什么层次了,如果是在系统算法建模,以及写reference module,systemc是最好的选择。
如果处于搭建验证平台,RTL层次,systemverilog比较好。
发表于 2007-3-26 22:39:26 | 显示全部楼层
着两种语言现在更多的是用在验证上,比较可综合性之类的现在来说根本没必要,
现在就是又SV的综合器,你用着也没verilog踏实。
验证来说就像楼上说的,一样各有各的优势
发表于 2007-12-21 20:42:48 | 显示全部楼层

!!!!

好东东哦
发表于 2009-10-31 10:00:45 | 显示全部楼层
感觉还是system Verilog更适合
发表于 2011-4-15 20:27:52 | 显示全部楼层
各位说得都有道理,但还是学好一种方法最重要
发表于 2011-4-16 11:18:14 | 显示全部楼层
其实就是用了个面向对象的概念哈
发表于 2011-4-16 14:44:27 | 显示全部楼层
看自己基础啦,两者各有优缺点,就看你自己擅长哪样了!
发表于 2011-4-19 16:20:19 | 显示全部楼层
kankan
发表于 2011-8-4 21:56:50 | 显示全部楼层
都有用!!!
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