Verilog中括号用法

风展位 · 发表于 2014-7-26 12:38:34

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x

在Verilog中碰到这一用法，一个变量被赋值一个括号，括号内为一数字常量，如x=(0),这是什么意思？求大神指导

wgej1987 · 发表于 2014-7-26 17:11:52

不知道，是不是以前里面不是个0，后来改了，保留了刮号

orlye · 发表于 2014-7-26 22:42:14

不是必须的。
是不是公司自家的规矩，看起来清晰些。

风展位 · 发表于 2014-7-27 02:17:22

回复 3# orlye

也不清楚，有的是括号里面是一个变量

风展位 · 发表于 2014-7-27 02:17:58

回复 2# wgej1987

也不清楚，有的是括号里面是一个变量

migu111 · 发表于 2014-7-28 10:25:51

楼主弄明白了吗？我也想问

飞扬紫百合 · 发表于 2014-7-28 15:19:01

像是编程风格的问题

allencherry · 发表于 2014-7-28 15:24:47

没有遇到过。。。。。

我不懂我不懂 · 发表于 2014-7-28 20:51:46

语法里没提到过这个呀。。

[求助] Verilog中括号用法