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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 单过LVS能过，提参时LVS报错
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[求助] 单过LVS能过，提参时LVS报错

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mynameisluojian
发表于 2014-7-15 11:34:18 | 显示全部楼层 |阅读模式

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我在做电路后仿时，提取寄生参数的时候电路LVS过不了，但是单独过LVS是能够过的，对比过两个文件LVS部分没有差别。下面是部分图片，请问各位大神这可能是什么原因？谢谢
图片, 图片
OSC_test_lvs.png
OSC_test_pex.png

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