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查看: 4514|回复: 11

[求助] IC验证新手讨教问题,谢谢了!

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发表于 2014-7-10 13:50:48 | 显示全部楼层 |阅读模式

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最近老师想做一款led的解码芯片,需要让我做功能验证。以前对vcs也有所了解,但是谈不上深入。
老师的要求是不需要采用大型vmm,uvm这种方法学,只需要在vcs的环境里能跑起来,然后要有一个参考模型(这个很困扰我),和DUT的输出作比较!
这个所谓的参考模型,以前在功能做验证的时候,是vip,,在common_vip里都有很多vip模型。那这里的参考模型,是需要自己去用sv写吗?如果要自己去写,那这个参考模型不是要写的和DUT一样的了么?只是一个用sv,一个用v写。求大神指教!!!万分感谢!
 楼主| 发表于 2014-7-10 14:10:07 | 显示全部楼层
 楼主| 发表于 2014-7-10 14:31:55 | 显示全部楼层
不要沉了啊
发表于 2014-7-10 14:39:00 | 显示全部楼层
友情帮顶
 楼主| 发表于 2014-7-10 15:33:27 | 显示全部楼层
再顶顶!!!!
发表于 2014-7-10 15:41:47 | 显示全部楼层
直接用verilog写个模型,输入输出对比。和dut。。。。
发表于 2014-7-10 22:58:32 | 显示全部楼层
简单的verilog或者sv写个function就可以了,把关键算法搞懂,语言只是实现而已
 楼主| 发表于 2014-7-11 10:26:30 | 显示全部楼层
回复 7# yjcruz

我就是搞不懂参考模型和DUT之间的区别,在验证平台里怎么去设计自己的参考模型……
发表于 2014-7-11 17:16:43 | 显示全部楼层
个人理解参考模型可以写的更简单,verilog是过程实现。就拿一个简单的加法器来说,你写一个模型只要:a+b就行了,但是如果写具体实现那就需要更复杂了。

也就是更高层次的抽象,更高层次的抽象久能够保证更直接的反馈你的意图。
发表于 2014-7-16 21:52:02 | 显示全部楼层
写模型不用可综合啊~
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