多状态Verilog代码的实现

vickifighting · 发表于 2014-6-19 08:57:44

您需要登录才可以下载或查看，没有账号？注册

x

小白目前在设计一款多状态的芯片设计，用Verilog写代码，如果说要case0执行第一个.v模块，case1执行第二个.v模块。。。放在top文件里调用会报错，这该如何实现？请大侠们帮忙><

iwantto · 发表于 2014-6-19 15:41:23

每一个module设置一个使能信号Enable_1,Enable_2.....，每个case使能一个Enable_x,不知道行的通不

vickifighting · 发表于 2014-6-20 09:45:37

回复 2# iwantto

试了下确实行得通，十分感谢~

[求助] 多状态Verilog代码的实现