在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3424|回复: 2

cic插值滤波器进行归一化增益在VERILOG实现时需不需要做代码中体现

[复制链接]
发表于 2014-5-31 20:01:45 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
请教各位前辈,在做cic插值滤波器时,进行归一化增益,这个在VERILOG实现时需不需要做代码中体现呢?

如果不需要那把增益归一化到0dB的目的是什么呢?
发表于 2014-6-5 10:55:07 | 显示全部楼层
回复 1# hanxiong99
一般经过CIC之后 位宽很大  需要截断  具体截多少位 需要仿真分析
发表于 2014-6-15 11:09:55 | 显示全部楼层
y j j j j j j j j j j j j
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 07:58 , Processed in 0.016774 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表