cic插值滤波器进行归一化增益在VERILOG实现时需不需要做代码中体现

hanxiong99 · 发表于 2014-5-31 20:01:45

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请教各位前辈，在做cic插值滤波器时，进行归一化增益，这个在VERILOG实现时需不需要做代码中体现呢？

如果不需要那把增益归一化到0dB的目的是什么呢？

qsj8362234 · 发表于 2014-6-5 10:55:07

回复 1# hanxiong99
一般经过CIC之后位宽很大需要截断具体截多少位需要仿真分析

dragonamy · 发表于 2014-6-15 11:09:55

y j j j j j j j j j j j j

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