PLL输入频率怎么选取？

lss_945 · 发表于 2014-5-28 10:24:31

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我想做一个输出是1.5G的，想要大带宽，输入频率怎么选

buckaroo · 发表于 2014-5-28 11:04:45

如果不考虑商用，越高越好

朱立平 · 发表于 2014-5-28 18:49:35

本帖最后由朱立平于 2014-5-28 18:50 编辑

回复 2# buckaroo

一般是針對PLL jitter最佳化還有PLL要設計到能在操作頻率lock到但是你PCB不可能灌很高頻建議是灌sine wave.

rong00i8 · 发表于 2014-5-28 20:04:17

>2pi X bw

lss_945 · 发表于 2014-6-9 23:08:55

回复 3# 朱立平

输入频率跟jitter有什么关系？怎么折中考虑

lss_945 · 发表于 2014-6-9 23:09:42

回复 4# rong00i8

那带宽怎么取，跟锁定时间存在什么关系

朱立平 · 发表于 2014-6-10 12:13:28

回复 5# lss_945

我做過Fractional-N PLL spread spectrum的sigma delta 數位編碼器 90nm one-cutwork (SATA III spread spectrum clock generator目前是台灣業界performance最好的) 但我還沒做過完整的PLL

何平 · 发表于 2014-6-11 00:16:43

PLL输入频率一般是用晶振来做的，频率越大当然晶振就越昂贵，输入频率大了环路带宽才可以做的比较大，否则用连续时间模型去近似PLL系统就不准确了，环路带宽大了，响应速度就快，锁定时间就小了，并且大的环路带宽可以抑制VCO的高频噪声，从而使整个PLL的相位噪声性能提升，那输出抖动当然就小了。带宽也不能太大，要考虑到功耗和面积。

天迹郎 · 发表于 2014-8-27 21:15:45

回复 6# lss_945

看 PLL bible那本书

cl378454434 · 发表于 2014-9-1 11:15:52

回复 9# 天迹郎

书名是什么？？

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