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[求助] [已解决]毕业设计求助~

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发表于 2014-5-15 17:30:03 | 显示全部楼层 |阅读模式

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本帖最后由 sfriday 于 2014-5-19 09:40 编辑

今年本科毕业,因为毕业设计导师和公司有些关系,直接到公司里面学习后端,刚学一个月,差不多也就用icc把流程跑一遍的程度……公司的后端团队全体跳槽……所以公司把后端的项目给别的地方做了,现在接手了前段验证的项目,所以我改学前端验证了……然后最近毕业论文检查的时候,老师认为我们几个论文差不多,都是写的流程介绍,现在想改论文突出侧重点……

我的论文题目是《基于ICC的高速乘法器设计》
是一个简单的,都没有时序的乘法器。侧重点是要求面积小,速度快。
我能想到的只有利用率了。。差不多打算弄成75%不到。。然后就不知道该怎么减小面积加快速度了。。后端资料比较难搜,天天在公司做前端验证,又快要答辩了,请各位大大帮我想个方向什么的,改什么能够加速或者减小面积?
 楼主| 发表于 2014-5-16 10:38:06 | 显示全部楼层
各位大大帮个忙啊~随便说点什么~
发表于 2014-5-16 11:24:23 | 显示全部楼层
基于ICC?
网上的论文都是基于某个算法的乘法器设计
哪有基于某个eda工具的乘法器啊。
你老板这都没指明,说明你导师水平很渣,或者更本不懂这一行。
 楼主| 发表于 2014-5-16 12:46:06 | 显示全部楼层
回复 3# w老板


    可能是导师想让我们弄的简单点,后端不是不管算法吗,算法不是应该在前端已经弄好了吗……已经给定了网表文件了,因为这个网表东西很少,只有standcell和port我都不知道怎么改才能减小面积加大速度。
 楼主| 发表于 2014-5-16 12:51:25 | 显示全部楼层
回复 3# w老板 好吧,我又看了一下,其实论文名字是基于高速乘法器的ICC实现设计,我脑子里一直觉得差不多
发表于 2014-5-17 10:38:28 | 显示全部楼层
我建议将论文题目改成:基于自动布局布线的高速乘法器设计  
这样就把重心落到了‘高速’,并且是表面自己的高速乘法器的算法更易于APR实现,而不是手动自动布局布线。
有了高速这个东西,就可以显得有点儿亮点。

自动布局布线是非常大路货的手段,构不成一个本科毕业论文的亮点。
 楼主| 发表于 2014-5-17 11:41:33 | 显示全部楼层
回复 6# idbi


    谢谢你的建议,不过论文题目基本是不好改变的,尤其是现在已经快要到尾声了,我想知道怎么样才能在后端的设计中提高芯片的速度呢?我觉得提高速度在前端还比较容易,后端实在想不到什么。。最多只能把功能类似的port放在一起,减少走线长度什么的,这么写又觉得东西太少,这个设计又没有CTS的步骤,都不知道该怎么改,而且怎么查看速度是不是确实提高了?
发表于 2014-5-17 22:10:15 | 显示全部楼层
纯数字电路,可以通过set_max_delay XXX -from input ports -to output ports,来测试速度。
 楼主| 发表于 2014-5-19 09:41:33 | 显示全部楼层
回复 8# mnluan


    谢谢,毕业设计已经写好了
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