modelsim仿真rom时的时序问题

chenyjwbl

源码如下，实现FIR滤波，采用DA算法，将表存在单口ROM里。实质内容很简单，给ROM输入一个地址，然后输出相应数据，就是仿真时，单口ROM的输出相对于地址的输入存在两个时钟的延时，为什么会有两个时钟延迟，正常的不都是只有一个时钟延迟吗？？？具体在仿真图的蓝色方框内，table_in,table_out,是顶层模块的变量，与此对应的ROM的变量是address和q。
file:///C:\Documents and Settings\Administrator\Application Data\Tencent\Users\690379499\QQ\WinTemp\RichOle\I$6`2_I3S`B%5TQHUER%@LB.jpg

bu2zhouzhu

rom_fir模块是你自己写的，还是IP核？

yadog

查看生成IP时的这一项：
Total port  a read latency...

chunr

同意3楼。