听说很有航天院所，不让用verilog设计？求解答

windstone · 发表于 2014-4-28 00:05:18

好傻的想法，verilog和vhdl同为IEEE标准

mach665 · 发表于 2014-4-28 01:48:33

systemverilog 的语法也是很严格的。而且还有lint tool。

jerrycao · 发表于 2014-4-28 10:59:34

systemverilog 设计和验证都有.

yucaoxilin · 发表于 2014-4-29 19:50:05

systemverilog感觉是综合了verilog和VHDL的优点，借鉴各种语言……

alex_leexiao · 发表于 2014-4-30 18:17:59

systemverilog 不错，大部分软件Q2，能编译就用这个最好

立青 · 发表于 2014-5-9 21:24:02

sv可综合的子集不明确吧？

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