PIPELIEN中的第一级电路中的ADSC中比较器的时序问题请教

gongsui1989 · 发表于 2014-4-20 20:06:56

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在做pipeline的时候，做第一级MDAC的时候，子ADC中比较器，我采用锁存可再生比较器，因为是全差分输入，就有了四个端口，如果采用电容式的四端口转双端口结构，如图：，那么就需要在ph1的时候采样，ph2的时候重分配（准备好比较器的正负输入端），那么这个准备的过程也需要时间，比较器内部的可再生信号就要在ph2到来之后一段时间再给，这样不就占用了一定的时间了？如果我是有采样电路的话，那么ph1的时候上面这个图，不就是在前面采样电路中加大了负载电容了吗？这是不是会引起更大的功耗？
如果采用这种直接四端口的比较器

，我不知道该怎么去安排时序给这个锁存/再生信号了，比如我的s/h电路中用ph2和ph2E去采样,重分配用clc1，第一级MADC采样用clc1，对采来的信号用clc2处理，我不知道该怎么给这个锁存/再生信号才能满足我的电路的要求了

不知道我有没有说清楚，希望大神给解释一下都是怎么做的？我是新手，在学校，希望简单了解下公司里都怎么做的

gongsui1989 · 发表于 2014-4-20 20:07:56

第一个图没正常显示，我在发一下[

[求助] PIPELIEN中的第一级电路中的ADSC中比较器的时序问题请教

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