求助！sigma-delta ADC VerilogA 仿真问题

susan_nwpu · 发表于 2014-4-18 20:15:39

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本帖最后由 susan_nwpu 于 2014-4-18 20:54 编辑

求助关于sigma-delta ADC的verilogA系统仿真，输出在Cadence中进行频谱分析后结果如下图所示，
无标题.png

噪声很大，MATLAB仿真结果如下：
捕获.PNG

不知道为什么仿真结果SNR差别这么大，因为频谱趋势是正确的，会是时序的问题吗？请大家帮忙看下问题会是哪里呢？用的运放、比较器、开关都是理想的。
还有一个问题，反馈电容的值是如何根据积分电容和采样电容来确定呢？

rong00i8 · 发表于 2014-4-18 20:40:03

行为级和veriloga，你可以比较一下是否完全一样，就知道直流哪里出来的。

lin117 · 发表于 2014-4-29 21:35:33

向大家学习了

蓝色记忆 · 发表于 2014-4-30 09:26:57

请问，第一幅图的结果是什么原因？

asu2011 · 发表于 2014-5-3 14:05:23

低频噪声大是不是引入了dc

susan_nwpu · 发表于 2014-5-3 14:20:12

这个结果是因为我的信号频率有问题，信号有点泄露了。

xiaoqin0329 · 发表于 2014-5-6 11:41:19

采点和窗函数加的有问题吗？

希唯 · 发表于 2014-5-9 21:18:47

请问下楼主在cadence里面怎么进行频谱分析？是calculator里的psd吗？

dreamylife · 发表于 2014-12-1 14:05:43

您好，能给我发一份吗?邮箱 654833657@qq.com，一起分析一下，看看，谢谢。

dreamylife · 发表于 2014-12-1 14:06:32

您好，能给我发一份吗？一起分析看看。654833657@qq.com 邮箱

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