DC综合后sdf延时过大 请教大神怎么办？deadline快到了！急！

奋斗吧小鱼儿

学习一下！

dennisi123

回复 10# yl5495


非常感谢！ 我在综合脚本里加了这个命令set_ideal_network -no_propagate  [get_ports CLK] 综合后发现原来很大的延迟没有了。现在带sdf反标的综合后仿真也过了，PT分析也过了。不过我还有一个疑惑：在PT分析时，设置set_ideal_network -no_propagate  [get_ports CLK] 与否对分析的结果好像并没有影响，是不是可以这样理解：PT工具自动将时钟网络设置为理想网络？

dennisi123

回复 10# yl5495


   我还有一个问题：如果想用ICC在后端布线时也同时采用bc_wc分析模式，是不是需要在apr的flow里加入set_min_library CSM35OS142_max.db -min_version CSM35OS142_min.dbset_operating_conditions -analysis_type bc_wc -max WCCOM -max_library CSM35OS142_max -min BCCOM -min_library CSM35OS142_min  这两个命令？

yl5495

回复 12# dennisi123


    你做的是综合后时序分析还是APR后的时序分析？APR后的时序分析要set_propagated_clock [all_clocks]，并remove_ideal_network

yl5495

回复 13# dennisi123


    看了半天才看清楚，你说的是对的。

dennisi123

回复 14# yl5495


   
   我做的是综合后仿真，PT是不是自动默认时钟为理想时钟了？

yl5495

回复 16# dennisi123


    如果综合时将时钟设置成ideal_network,pT会认为时钟是理想的。我个人觉得此时做PT意义不大，只要综合时没有时序违反（setup一定不能有违反），PT可以在APR之后做。

dennisi123

回复 17# yl5495


    嗯 受教了！以前对PT并不太熟悉，感谢你的回答，我学到了很多！我是新手，希望以后多多指教，谢谢！

dennisi123

问题目前得到解决了，附上我的dc综合脚本，里面可能有不完善的地方，希望大家可以多多交流！
current_design  "shift_inputreg"
link

check_design
set_wire_load_mode enclosed

set_min_library CSM35OS142_max.db -min_version CSM35OS142_min.db
set_operating_conditions -analysis_type bc_wc -max WCCOM -max_library CSM35OS142_max -min BCCOM -min_library CSM35OS142_min

create_clock -name "CLK" -period 50 -waveform {0 25} {CLK}
set_dont_touch_network [find clock]
set_clock_uncertainty  -setup  1 [get_clocks CLK]
set_clock_uncertainty -hold 0.1 [get_clocks CLK]
set_clock_latency 2.0 [get_clocks CLK]
set_ideal_network -no_propagate  [get_port CLK]

set_fix_hold  CLK
set_max_area 0

set_input_delay  15 -max  -clock CLK [remove_from_collection [all_inputs] [get_port CLK]]
set_input_delay 2  -min -clock CLK [remove_from_collection [all_inputs] [get_port CLK]]

set_output_delay  10.0 -clock CLK [all_outputs]
set_max_transition 0.5  shift_inputreg

set_load  0.2 [all_outputs]
set_max_dynamic_power 0 mW

link

uniquify
set_structure -timing true -boolean true

compile -map_effort high  -area_effort medium -exact_map

#write netlist for STA
change_names -rule verilog -hier
set verilogout_no_tri  true
set_fix_multiple_port_nets -all
write -format verilog -hierarchy -output shift_inputreg0411_after_syn.v



#report_cell -nosplit -connections -verbose > CellInfo1.log
write_sdf   shift_inputreg0411.sdf
write_sdc  shift_inputreg0411.sdc

yl5495

回复 18# dennisi123


    不客气，互相学习