Cadence Model设计中关于Monte Carlo分析的模块

uuinfini

各位大神，希望不吝赐教，指点一二。

情况是这样的，我现在在用verilogA写一个模型，具体就是无输入，输出端口的电压是一个函数cos(seed*$abstime*100000)，目的是想要做蒙特卡洛分析。
verilogA的代码如下 source.va
// VerilogA for Model, source, veriloga

`include "constants.vams"
`include "disciplines.vams"

module source(b);
     inout b;
     electrical b;
     integer seed;
     (*cds_inherited_parameter*)parameter real seedin = 0;
     analog begin
     seed=seedin;
     V(b) <+ cos($abstime*seed*100000000);
     end
endmodule

为了Monte Carlo分析自己建了一个model file如下 source.scs
simulator lang=spectre
parameters seedin=0
statistics {
  mismatch{
    vary seedin dist=gauss std=1
  }
}
在做仿真的时候已经添加了这个model file。但是在仿真的时候总是出现如下错误

Attempt to override value of inherited parameter `seedin' when instantiating a subcircuit.
可有哪位大神见过这个问题，请指教一下，谢谢~

jeffej

redefine seedin ??!

zgezi

您好，想请教一下具体怎么做，关于Verilog-A建模后如何进行门特卡罗仿真。现在卡模型的蒙特卡罗文件不知道具体怎么弄