请教一个FPGA生成的IP core的问题

atlandis

请教一个问题，将FPGA生成的IP core代码提取，在其他的仿真环境使用，行为是一样的么？

比如，我用block memory generator生成的simple dual port RAM,在FPGA用chipscope抓到的波形，读数据，是在下一拍有效，如果我将verilog文件放到vcs仿真环境，读数据的行为会不会不一样？有几个周期的延时？

asic_service

coregen会同时生成*.ngc，和*.v.
*.ngc用于xilinx综合，map，route，最终生成Bit文件。
*.v用于仿真。
两者的行为完全一致。

zhangbinsniper

It should be keep same at RTL simulation