请教FPGA的IP core

atlandis · 发表于 2014-1-16 16:14:33

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用FPGA生成的block memory 的IP core，读数据，为什么推迟了三个周期，请教大家。
SPEC上没有提到会推迟三个周期。

steven_wgq · 发表于 2014-1-16 19:17:20

详情请你检查你生成IP Core时候的设置

atlandis · 发表于 2014-1-16 20:23:13

回复 2# steven_wgq

请帮忙check一下，呵呵，我感觉没有什么问题的

ssc3k · 发表于 2014-1-17 02:26:55

If you read data sheet, from Address to Data output valid, you have three clock latency. You can check if that's the case.

canito777 · 发表于 2014-1-17 07:37:10

great post

neufeifatonju · 发表于 2014-1-17 12:35:10

你没看见是一个周期延时吗，多的延时是你自己写的程序造成的，用的非阻塞赋值吧

atlandis · 发表于 2014-1-17 15:30:50

回复 4# ssc3k

我看的read first模式，貌似不是3个周期的delay，请麻烦看一下，呵呵，谢谢
read first.PNG

atlandis · 发表于 2014-1-17 15:32:04

回复 5# canito777

呵呵，没看懂，麻烦解释一下，great post, 我配置有问题么？

atlandis · 发表于 2014-1-17 15:32:31

回复 6# 卖女孩的小火柴

请教，我应该怎么做呢？

atlandis · 发表于 2014-1-17 15:48:38

回复 7# neufeifatonju

这是仿真波形，直接看的memory端口不会是自己逻辑的问题。

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