拜请各位斑竹出山答解小弟疑问————有关PAD、IO等问题

Cadence—IC

有以下两个问题：
1、后端设计中，设计确定了PAD的种类和型号，现在想设计一个电路去验证驱动能力：具体是，现在有几个PAD，想设计几组BUF来驱动它，比如要驱动40pf的PAD需要多少什么样的BUF，对于这个需要如何去考虑？
简单说来就是当我们在设计中选定了PAD如何在芯片中确定驱动能力？需要插什么样的BUF等需要如何去考虑?
2、在后端PR中，Encounter自动布局布线里如何却更好的约束IO，相信很多人都知道通过给予IO端口的位置坐标、Layer层次、place_status、width、depth这些信息写成一个IO文件来约束，但是在具体的设计中，小弟发现，IO端口打VIA孔的方式好像没有被约束，设计出来的IO端口位置上的VIA孔很烂，导致引出pin的via很难跟其他模块连接或者检查；
简单说来我想问一下，版主们在平常设计中如何对IO约束的，除了IO文件上面我说的那些，还有对于VIA孔的约束有哪些呢？能说一下吗？我在论坛里确实很少看见有对VIA孔进行优化的，特别是IO上的VIA孔的约束



对以上内容的关注，表示谢谢！

Cadence—IC

顶顶~~~~

haihai8595

貌似IO直接拉线出来，然后打孔，在IO上面是不打孔的。

Synopsys-IC

回复 3# haihai8595


    你们平时对VIA如何优化的呢？

Synopsys-IC

顶顶！！！！