tap cell 衬底接always on power？

舟syu

回复 7# angangang3484


    不好意思让我从中加入问一下:您的问答是指在区域中电源全关断的情况下也会发生latch-up么？

angangang3484

回复 8# smilyrong


   tapcell是为了防止latchup的说法不全面？你说的不全面是什么？
你自己也承认了最终目的是防止latchup。

顺便回复11楼：
从cmos层面讲，产生latchup的原因是P substrate和N well形成了低阻通路，从而可能导致latchup效应。

导致P substrate和N well这个导通的原因很多。
比如VDD过低，VDD变化过快，外部因素ESD等。

虽然电源线（VDD）关断了，VSS还连着P substrate，如果给N well加上VDD，避免P substrate和N well正向偏置，以确保低阻通路不会形成。


换句话说：就是VDD关断，latchup可能不会产生，但如果给tapcell连上always on可以避免P substrate和N well正向偏置。

这只是我个人的理解，如果以后有人认为不是这样子的话，那你就听他的吧。

舟syu

回复 12# angangang3484


    版主息怒，来这儿只是为了讨论一下问题学点东西，也不一定要分个谁对谁错的。

   > 换句话说：就是VDD关断，latchup可能不会产生，但如果给tapcell连上always on可以保证P substrate和N well正向偏置。

   这里不是很理解。 就算Latchup不产生也要始终保持寄生PN节的偏置吗？哪怕是该模块已经关断电源？
   当然保持偏置似乎也不会产生什么坏影响，但毕竟对于设计者来说，design rule是越少越好嘛。

   顺便一提，TAP CELL除了防止Latch Up之外是有别的功能的。

angangang3484

说错了，刚更正的。请继续看12楼。是为了避免正向偏置。

木有发怒 。

关断电源，但VSS还有，个人觉得还是有可能出现P substrate和N well正向偏置，就可能出现latch up。
比如说某些静电感应，电荷聚集等，在n well区域产生低电压的vdd，使得P substrate和N well正向偏置。

tap cell的设计就是为了防止latch up，我是想不到别的功能了。其他人或许有更好的答案。

zchrb

TAP CELL除了防止latch-up外，还需要给衬底/阱一个电位，根据衬偏效应，MOS的阈值电压会随衬底/阱的电位变化而变化。
对于楼主的情况，我猜测是PSO的PMOS管子也放在关断的区域，需要给一个阱电位来确定PSO器件的阈值电压来从而保证关断的状态。

jingest

我smic40工艺遇到过此问题，是因为pso cell的衬底必须是always on的
xylyc521 发表于 2013-12-4 22:15

                               
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   pso cell是指的什么cell？

kevin9133023

tape cell 是為了將 std cell Height 砍短進而減少面積的產物, 不是 65nm 開始, 130 nm 就有了, 如果沒有 tape cell PMOS source 端沒有 VDD DC 電源可接, NMOS ground 端沒有參考 VSS 電位, 學過類比的人就知道了. 你可以將任一個 std cell 旁邊不相連tape cell 單獨去 run LVS, 你就知道 std cell LVS 不會過.