有谁知道跑formality的详细流程，project要这一步，望前辈赐教

遮望眼 · 发表于 2013-11-17 10:19:21

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最近在做一个project，要跑formality，没有接触过。前辈能够提供详细的流程吗？有文档最好,新手在此先道谢了

my2817 · 发表于 2013-11-17 10:59:18

本帖最后由 my2817 于 2013-11-17 11:00 编辑

不看UG是不行的，你没法debug
fm_shell -f fm.tcl
＃fm.tcl
set design_name my_design
set_svf -append $design_name.svf ; # it's an option
read_verilog -container r -libname WORK rtl_file_list
set_top r:/WORK/$design_name
read_verilog -container i -libname WORK gate_file_list
read_db target_link_library_list
set_top i:/WORK/$design_name
match
verify

遮望眼 · 发表于 2013-11-18 21:39:10

谢谢你了，UG英文看起来有点吃力。例子比较小，应该不会有很大问题。谢谢你的tcl脚本

遮望眼 · 发表于 2013-11-18 21:39:51

谢谢你了，UG英文看起来有点吃力。例子比较小，应该不会有很大问题。谢谢你的tcl脚本

天涯沦落人 · 发表于 2013-11-18 22:33:24

路过，感谢！

畅言幂语 · 发表于 2013-11-22 16:04:51

回复 4# 遮望眼

西电校友哇

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