关于modelsim的问题（简单的）

20112111 · 发表于 2013-11-17 00:01:52

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学校刚开modelsim的课，我练了一下就是出错不知道错在哪里了求大神帮忙看下我的第一个文件时
module asd(a,b,c);
  input a,b;
  output c;
  wire c;
  assign c=a&b;
endmodule
测试文件是
`timescale 1ns/1ns
`include "asd.v"
module text;
reg d,f;
wire g;
  initial
  begin
#100 d=0;
#100 f=1;
  // #200 $fstop;
  end
  asd n (.g(c),.d(a),.f(b));
endmodule
但是就是不好使不知道错在哪里了，求大神指点下啊

zcs841017 · 发表于 2013-12-8 00:14:43

把你的程序改了一下，请参考，在我的modelsim上是可以的
//另存为asdd.v
module asdd(a,b,c);
  input a,b;
  output c;
  reg c;
  wire t;
  assign t = 1;
  always @(*)
begin
   if(t)
      c=a&b;
end
endmodule
//另存为text.v
`timescale 1ns/1ns
`include "asdd.v"
module text;
reg d,f;
wire g;
asdd dut (d,f,g);
  initial
  begin
#100 d=0;
#100 f=1;
// #200 $fstop;
  end
endmodule