DC综合时钟约束设置问题

jacobshen · 发表于 2013-10-31 12:20:04

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目前设计的芯片具有如下的时钟结构，本人在DC综合时碰到一些问题，主要不知道该如何对有多时钟源，然后各自由不同的时钟分频，再经过时钟切换和门控时钟产生的真正使用的时钟进行约束，从而方便综合，PR以及STA，请教达人指点！

jacobshen · 发表于 2013-10-31 12:41:05

本帖最后由 jacobshen 于 2013-10-31 12:43 编辑

补充说明
在脚本中，将int_clk和ext_clk都定义为master clock，其中ext_clk加了 add选项，然后想把他们给分频后的时钟作为对应的generated clock，
如下
create_generated_clock -name int_clk -source u_ic/u_clkgen/int_clk -divide_by 1 [get_nets u_ic/u_clkgen/int_clk_out]

create_generated_clock -name ext_clk -source u_ic/u_clkgen/ext_clk -divide_by 1 [get_nets u_ic/u_clkgen/ext_clk_out]
报错提示如下
Ignoring all 1 objects in collection '_sel18' because they are not of type port, or pin. (UID-445)
Error: Value for list 'source_objects' must have 1 elements. (CMD-036)
感觉是因为工具找不到source_objects，这里应该是int_clk_out和ext_clk_out，从上图可知，这两个都是mux的输出，不是模块的port也不是cell的pin，所以我选择了get_nets，这是否有问题？

jacobshen · 发表于 2013-10-31 13:02:19

本帖最后由 jacobshen 于 2013-10-31 13:23 编辑

几个问题
1 int_clk和ext_clk是不是必须定义为主时钟点，即master clock？
2 上述主时钟后有三级处理，分别为分频后的时钟int_clk_out和ext_clk_out（第一级），时钟切换clock swith后的时钟输出sys_clk（第二级），以及门控时钟后的时钟clk1和clk2（第三级），这几级的时钟是否都应该设置为generated clock？还是可以跳过其中的某一级？3 因为采用的标准单元中没有门控时钟单元ICG，因此时钟门控这里是自己用代码写的，基于latch的门控，在综合的时候需要做什么设置，是否还要加诸如set_clock_gating_style -sequential cell latch .......以及相关的约束？
4 能否给个参考的脚本？

jacobshen · 发表于 2013-10-31 17:02:57

顶起来

dy19870425 · 发表于 2019-10-16 12:00:38

楼主的上述问题解决了吗？？？

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