verilog求助

chenjike0708 · 发表于 2013-10-28 12:13:45

第一题

chenjike0708 · 发表于 2013-10-28 12:14:52

求助啊

chenjike0708 · 发表于 2013-10-30 08:42:06

我会了。。。

jiachong61 · 发表于 2013-10-30 14:11:36

很简单，自己动下脑筋就会了！

goldboynyw · 发表于 2013-11-5 18:45:41

hehe

songzhige · 发表于 2013-11-5 20:52:03

没有看明白呀，怎么回的

dfjl · 发表于 2013-11-22 16:29:14

最简单的方法，把每个门描述一遍

BSXYZYC · 发表于 2013-12-4 22:00:20

建个库，调用例化即可

gg9132qq · 发表于 2013-12-5 23:14:38

老师会不会看到啊哈哈哈
直接找着原理图写就好了

我爱top · 发表于 2013-12-7 17:50:04

把图中的每个模块用verilog语言描述，输入，输出，对应关系。然后模块与模块间同样是输入输出的方式描述

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