流水线ADC的波形中的毛刺怎么消掉

000shzhf · 发表于 2013-10-13 14:27:35

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第一个图是ADC的输出，第二个图是输入和经过DAC以后的输出，好多毛刺，请问这是因为什么啊，应该怎么消除，是竞争冒险吗？

fuyibin · 发表于 2013-10-13 16:53:45

再做一次sample即可

000shzhf · 发表于 2013-10-13 19:47:47

有没有其他办法啊，从根源上消除或者减小这些小脉冲

Kink0307 · 发表于 2013-10-13 20:58:07

同求
我verilog-a建模的理想ADC和理想DAC串联，出来的波形也有这些毛刺。除了后面加一级采样或者滤波想不出别的办法- -

emma1987 · 发表于 2013-10-13 21:26:01

看样子这个毛刺是由于每个数字输出位的时钟周期没有完全对齐导致的
ADC在应用时，一般会用CLKOUT对数字输出进行采样，如果不是偏得特别多是不会采到这个毛刺的
verilog-A建模是一样的问题，用2楼的方法采一次样就可以啦~

Kink0307 · 发表于 2013-10-13 21:33:32

回复 5# emma1987

谢谢，你说的数字信号时钟周期对齐的问题我去检查一下

ralphtw · 发表于 2014-6-28 15:54:39

filter ?!

edwardk · 发表于 2018-11-17 09:49:58

学习中。。。。。

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