请教——delta-sigma ADC problem?

saiaoying

小弟初次接触delta-sigma ADC，弄不明白从调制器输出的1位二进制码流如何转换位N位的并行数据输出：

1。假定不考虑噪声，理想条件下：
     从delta-sigma调制器出来的二进制码流和输入模拟信号的有何定量关系呢？
     如何用表达式表示呢？
     可否象普通ADC一样表示呢？

2。为了从原理上理解，输出的二进制码流在被数字滤波器滤波前，是否需要先进行累加才可以转为N位宽度并行数据呢？
    如果需要累加，N位宽度的数据需要累加几次呢？


为了理解如何从串行了的1位二进制码流转换到N位的并行数据输出，我试图从数字滤波器中寻找答案，可是我发了7天的时间看了《数字信号处理》，看了400多页还是没有发现相关的迹象可以解释这个过程；期间也参考了一些《通信系统原理》，那里的PCM章节提到增量调制，倒是有点启发意义，估计是delta-sigma调制器的原型，按类比的思路猜想，delta-sigma ADC中的“信道”空间上很近，物理实现上采用互联线，信道噪声可以忽略，可是它的“远程解调端”是数字的，所以很想求证一下：若仅仅为了从原理上理解，串行的二进制码流到并行输出的第一步是不是累加码流中的“1”的个数？如果是，那累加的周期是多少呢？

想了好久，花了好多精力，就是不大明白，希望大家指点一下可以吗？
同时很希望和熟悉delta-sigma的同学交流，联系方式：qq:315127980

saiaoying

补充一下：
一般情况下，

1。后端的数字滤波器，是实现低通的频率响应吗？低通是不是和1到N无关呢？

2。后端数字滤波器的下抽样和1到N有关吗？

3。后端的滤波器一般用FIR的还是用IIR的呢？

vdslafe

你可以推导一下简单一阶sigma-delta 的传函。
信号是隐藏在1位高速编码里面。
数字滤波器一般都是用IIR
下抽洋和OSR 有关

jolin25

這不錯啊~~值得推

semico_ljj

呵呵，谢谢！

cisse

也在学习中，交流下

email_gz

进行累加操作主要为了达到两个目的:
1对于LP型的SigmaDelta调制器,累加相当于频域的LP操作(离散Z域Sinc滤波器)可以去处高频量化噪声,并将低频的信号功率积累.
2低分辨率的量化器输出经过累加后增加了输出位宽,达到所需要的分辨率位数.

   但是一般而言,累加操作对应的Sinc滤波器通带/阻带特性并不理想,很难去除满足最终SNR所需的高频量化噪声,因此后面继续利用线性相位的FIR进行滤波(等波纹滤波器或者简化的半带滤波器),直到满足最终的SNR要求.

ana192712

ding!!!!

cc2052

for SNR calculation only, you don't have to down-sampling the bit-stream data

bartuc

谢谢讲解