在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 12215|回复: 5

[求助] 关于verilog中的~与!

[复制链接]
发表于 2013-9-30 09:04:16 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
if(~en)begin
....
....
end


if(!en)
begin
....
....
end
这两种表示有什么区别吗(分别在仿真和综合方面)?    其中en是单bit信号;
发表于 2013-9-30 09:48:08 | 显示全部楼层
没有,一个非与一个位非。综合器有点智能的
发表于 2013-9-30 17:07:42 | 显示全部楼层
木有区别 个人喜好
发表于 2013-10-2 17:06:00 | 显示全部楼层
没有分别,不过第二种一般用于综合。新手的理解,比较利于阅读把
发表于 2013-10-9 22:55:00 | 显示全部楼层
表示没有区别,你想怎么用,就怎么用。。。一般判断用!  取反用~。。
发表于 2016-8-4 09:09:48 | 显示全部楼层
过来学习一下
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-1 16:44 , Processed in 0.023660 second(s), 10 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表