时钟域问题

飞翔的鱼儿 · 发表于 2013-9-28 15:12:47

一道笔试题：在实际的工程中，纯粹单时钟设计的情况很少，特别是在设计模块与外围芯片的通讯中，跨时钟域的情况不可避免。请考虑以下跨时钟问题：1：如何把一个时钟域的上升沿转换成另一个时钟域脉冲信号，画出电路图。
2：如何把一个时钟域单时钟脉冲信号转化成另一个时钟域的单时钟周期的脉冲信号，画出电路图。

fuyaolong · 发表于 2013-9-28 18:27:14

(1)采用上升沿检测电路就可以实现；
（2）可以用结绳法实现；

chen.terry · 发表于 2013-9-28 19:57:56

找工作笔试经常会碰到这样的题。

chunjiahua · 发表于 2013-9-28 21:58:55

两个时钟域的频率有什么约束？？

ljczl · 发表于 2013-9-29 11:24:07

其实你这个得分情况回答，要分是慢时钟域进入快时钟域还是快时钟域进入慢时钟域，两种情况的处理方法是不一样的，慢进快比较简单，用一个D触发器取延就可以了，如果是快进慢的话可以考虑D触发器加上异步复位来操作

wgej1987 · 发表于 2013-9-30 10:12:28

google或百度下Crossing the abyss: asynchronous signals in a synchronous world

yucaoxilin · 发表于 2013-10-8 09:25:12

RTL hardware design using VHDL的最后一章专门讲这个问题：
CHAPTER 16 CLOCK AND SYNCHRONIZATION

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