Design Compiler如何优化掉一个不用的逻辑？

Tonyhai · 发表于 2013-9-28 10:10:37

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现在遇到一种情况，dc 版本2012 。某个模块B输入全部接1'b0，输出不接。
模块B被模块A例化为U_B，综合A模块出来的netlist中还有B内部的部分逻辑没有优化掉。

很是奇怪！！！

overdriver · 发表于 2013-9-30 11:13:40

你这是要评估面积么？部分逻辑没优化掉，那这部分有啥特点么?边界上的？

david1126 · 发表于 2014-3-8 11:11:59

by default , dc should remove it

inter211 · 发表于 2016-6-18 10:11:38

顶贴赚积分

努力的小七 · 发表于 2017-5-2 12:13:08

同问这个问题

[原创] Design Compiler如何优化掉一个不用的逻辑？