在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 6967|回复: 8

[求助] systemverilog的断言放在什么位置呢?

[复制链接]
发表于 2013-9-26 22:50:18 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
systemverilog的断言放在什么位置呢?BFM?Monitor还是DUT里面啊
发表于 2013-9-27 06:39:37 | 显示全部楼层
都行,ncsim的话,也可以放单独的.psl文件中。
发表于 2013-10-17 09:50:03 | 显示全部楼层
回复 1# bbpfancy


    可以加一些到interface里面,检查信号的时序是否违规。
发表于 2013-10-17 16:54:21 | 显示全部楼层
如果是自己写的话,放顶层就可以了,要是设计人员写,放dut里,一起load进来。
发表于 2013-12-28 20:48:44 | 显示全部楼层
同意楼上的说法,验证人员就在Interface里面写,设计人员的断言肯定是在DUT里面写了
发表于 2013-12-30 21:54:45 | 显示全部楼层
interface, program, module... 都可以
或者单独写一个module 里面放你的assertion,  然后和RTL bind起来
发表于 2014-1-21 21:51:47 | 显示全部楼层
验证人员建议写在interface里,用宏隔开。。这样是比较简单的。也是比较容易管理的,非常体现interface uvc的概念,能作为VIP一起输出,重用性好。
发表于 2014-3-4 22:15:56 | 显示全部楼层
都可以,一般放在接口或者顶层
发表于 2020-11-9 20:20:25 | 显示全部楼层
单独写一个module 里面放你的assertion,  然后和RTL bind起来
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 09:53 , Processed in 0.023810 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表