verilog中四舍五入的问题

qiudanyi1

如题，请问verilog中怎么处理数据截取和四舍五入的问题啊？

bsslp

-0.5 取反加1

tiangua

很麻烦。十进制的很多小数用二进制表示很麻烦，反之也很麻烦。

eagle654321

verilog 是按照 向零取整的 方法 处理数据截位。
比如 X >> 2    // X/4
如果要 进行 四舍五入，可以先对 X 加 2， 再进行右移
4  6   1
5  7   1
6  8   2
7  9   2

曦玄

这个很复杂的，你干嘛用？