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在veriloga中如果输入是一个vector类型的,比如2bitDAC,生成symbol时是in《0:1》,但是我想要in【0】和in【 ... liyanwei106 发表于 2013-8-29 20:59 登录/注册后可看大图
Verilog A is garbage, please use hspice + Verilog, or pure Verilog use real variable 朱立平 发表于 2013-8-30 09:45 登录/注册后可看大图
回复 wildgoat 我主要想编写一个可以改变位数的DAC,如果直接拆开编辑就成固定的了,我用parame ... liyanwei106 发表于 2013-8-31 09:58 登录/注册后可看大图
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