veriloga

liyanwei106 · 发表于 2013-8-29 20:59:18

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在veriloga中如果输入是一个vector类型的，比如2bitDAC，生成symbol时是in《0:1》，但是我想要in【0】和in【1】这种形式应该怎样编写程序那？谢谢。

朱立平 · 发表于 2013-8-30 09:45:56

Verilog A is garbage, please use hspice + Verilog, or pure Verilog use real variable

wildgoat · 发表于 2013-8-30 11:08:18

本帖最后由 wildgoat 于 2013-8-30 11:09 编辑

在veriloga中如果输入是一个vector类型的，比如2bitDAC，生成symbol时是in《0:1》，但是我想要in【0】和in【 ...
liyanwei106 发表于 2013-8-29 20:59

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你这样做的目的是什么？你用Spectre仿真？

如果是cadence下用spectre仿，那你可以在module里面定义的时候将in<0:1>拆开啊，比如写成in0，in1之类的。
这样生成symbol的时候应该就是有独立的in0，in1端口了吧。但是不知道这样是不是你想要的。

用hspice仿真时，网表里调用verilog-a模块时，所有的verilog-a的bus类型的输入输出都是需要“打散”了引用的。
比如module里面有输入in<0:1>，在spice网表里应用的时候必须是 XXX ..., in0, in1, ...这样的形式的。

希望能对有所帮助。

liyanwei106 · 发表于 2013-8-31 09:58:47

回复 3# wildgoat

我主要想编写一个可以改变位数的DAC，如果直接拆开编辑就成固定的了，我用parameter形式编写了一下，会报错，因为用到V(in)这样的形式，i就得定义成genvar变量，这时候就只能用宏观的define来定义。
define bits 3 这种形式就不会像parameter real bits=3;那样报错了，但是出现的问题就是in<0:2>而我想得到的是in[0] in[1] in[2].希望可以给我解答，谢谢。