全差分运放中对共模反馈结构的性能有什么要求，又是对波形的失真有怎么样的影响

kennyg8304

1.根據你Vref spec是1.? Vpp 來check 你的2nd stage output swing,mos有無脫離飽和區
2.檢查feedback factor=2時,你的closed loop phase Margin>60,DC Gain>80dB
3. slew rate跟GBW能滿足12 bit settling time
4.Common mode Feedback loop的DC Gain>40dB即可,PhaseMargin>60

之前你跑的仿真沒意義
因為MDAC實際SETTLING的波形跟你仿真的波形差了非常多

liuzihao2012

回复 11# kennyg8304


非常感谢！！ 回复的有点慢，这段时间刚刚回来，所以没注意到。
还请问共模反馈环路到底应该如何仿真（测试电路应该是怎么链接，如何加激励）??    感觉您对ADC的设计甚为了解，是否有一些资料方便学习的，还请指导。

frankobvip

回复 2# feynmancgz

你好，请问下共模反馈结构会对运放的线性度产生影响吗？
我当前做在一个全差分的运放，GBW=5MHz的时候，仿真THD=0.001%，但是我把GBW提高到10MHz，仿真THD还是0.001%，谐波分量的幅值都没咋变。。
感觉很奇怪。。不知道如何下手了

122013137

了解共模反馈结构的性能应该与第一级运放如何匹配

gakuse

thanks for your sharing