求助 运行verdi命令 出现以下提示 是什么问题啊 求大侠详解

dingliang201219

[root@localhost bin]# verdi
logDir = /usr/novas201004_tar/platform/LINUX/bin/verdiLog
vericom - A HDL Compiler, Release 2010.04 (Linux) 04/07/2010
Copyright (C) 1996 - 2010 by SpringSoft, Inc.
Usage: verdi [options] files
Options:
    -2001            Support Verilog IEEE 1364-2001 standard.
    -2001genblk      Use Verilog IEEE 1364-2001 naming style for generate
                     blocks(overrides other language options).
    -2005            Support IEEE 1364-2005 standard.
    -ams             Support Verilog-AMS syntax.
    -applog          Append the compile messages to log file (The
                     default mode is overwriting).
    -autoendcelldef  Automatically appends `endcelldefine at the end of
                     a file if a matching `endcelldefine can not be
                     found for a declared `celldefine in the file.
    -comment_transoff_regions -suboption | +suboption
                     Skip source code between translate_off/on pragmas
                     The suboptions are vendor names e.g. cadence, ikos,
                     mentor, novas, pragma, quickturn, synopsys, synthesis.
    -cuname<cu name> Support ModelSim compilation-base compilation-unit mode
    -cunit           Support Synopsys compilation-base compilation-unit mode
    +define+<macro>  The +define option is used to specify macros.
                     If the macro is also defined in your source code,
                     it will be overridden by this option.
    -define          Define a macro.
    -errormax <number>
                     Specify the maximum number of errors to report. If the
                     errors exceed the number, the parser will skip reporting
                     the remaining errors.
    -syntaxerrormax <number>
                     Specify the maximum number of syntax errors to stop parsing.
                     If the syntax errors exceed the number,
                     the parser will stop parsing the remaining files.
    -extractRTL      Automatically recognizes the RTL storage elements.
                     The extracted storage elements will be saved into
                     the library.
    -f <filename>    Load an ASCII file containing design source files and
                     additional simulator options.
    -help            Display this help menu.
    -ignorekwd_config
                     Ignore the keyword of Verilog IEEE 1364-2001, "config".
    -ignore_macro_redef
                     Suppress warning messages for re-defined macro(s).
    +incdir+<directory_name>
                     Specify the search path for files used by the `include
                     statement.
    -incdir <directory>
                     Specify an include directory.
    -incsave         Specify to decrease the compilation memory.
    -L               Specify the library to search for packages.
    +libext+<extension_name>
                     Used to specify the file extensions for Verilog library
                     files.
                     See also the -y option.

zhuyi1234567899

指令使用错误，没有按照规则使用

小支

曾经遇到，正在学习中！！

sky_5294

-2001genblk使用之后还是没有解决掉我的问题，在genblk中有调用其他CELL，仍然无法直接双击进入该CELL。学习中。。。。。

yangyang1224

谁有verdi 相关的学习资料

skjeon78

thank you very much