verilog的testbench如何dump VHDL的波形

mhtc690 · 发表于 2013-7-24 10:40:26

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

我用的是NC-SIM+Debussy的仿真环境，整体模块以及testbench都是用verilog写的，但其中有个VHDL的ip。现在当我在testbench中想dump该VHDL中一个子模块的波形时（$fsdbDumpvars(1,top.vhdl.submodule)），显示Novas error：Unlist design language type，fsdbDumpvars的第二个参数不合法，请问该怎么办?

PS. 我为该子模块设置了 use.work.novas.all，LD_LIBRARY_PATH也选择了混合编译，还是不行，难道只能换modelsim么？
谢谢！

yy1989413 · 发表于 2015-11-27 17:33:21

联合modelsim怎么设置？？

[求助] verilog的testbench如何dump VHDL的波形

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1