设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › avalon ST timing问题
返回列表 发新帖
查看: 2322|回复: 0

[求助] avalon ST timing问题

[复制链接]
发表于 2013-7-17 17:57:51 | 显示全部楼层 |阅读模式
悬赏25资产未解决
packeterror.jpg

使用Altera 的deinterlace去隔行 ip "Bob with Scanline Interpolation"时，发现仿真的波形不大对，

就是这个din_ready信号是从ip输出的，怎么会突然拉低呢。那这个packet不是发不过去了！请高手指点迷津，谢了！
回复

使用道具 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-14 00:40 , Processed in 0.010496 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表